Tecnología de fabricación

de circuitos integrados 

Índice

13-1     Introducción

13-2     Componentes pasivos en un circuito integrado

13-3     Tecnología bipolar

13-4     Tecnología NMOS

13-5     Tecnología CMOS

13-6     Tecnología SOI

13-7     Tecnología BiCMOS

13-8     Tecnología MESFET

Objetivos

§         Descripción de la secuencia de fabricación de componentes pasivos en tecnología bipolar y MOS

§         Descripción de la secuencia de fabricación de transistores bipolares

§         Descripción de la secuencia de fabricación de transistores NMOS, CMOS y BiCMOS

§         Descripción de la secuencia de fabricación de obleas de silicio sobre aislante (SOI)

§         Descripción de la fabricación de transistores MESFET en Arseniuro de Galio

Palabras Clave

13.1            Introducción

La mayoría de los sistemas electrónicos se implementan utilizando circuitos integrados. Un circuito integrado es un conjunto de dispositivos activos y pasivos construidos sobre un mismo substrato semiconductor e interconectados mediante diferentes capas de metalización. Los elementos más importantes de un circuito integrado son los transistores, por lo tanto, describiremos cómo se fabrican los transistores en las diferentes tecnologías existentes. La figura siguiente muestra los principales pasos a seguir en la fabricación de un circuito integrado.

Figura 13.1.1  Diagrama de flujo en el proceso de fabricación de circuitos integrados.

A la hora de diseñar un circuito integrado es necesario tener en cuenta las siguientes reglas que son diferentes de las de diseño de un circuito discreto:

Después de realizar la secuencia apropiada, cada oblea contiene cientos de chips rectangulares idénticos de 1 a 10mm de lado. Cada chip es comprobado eléctricamente y los defectuosos se marcan con una mancha de tinta negra. A continuación, los diferentes chips son cortados y separados. Aquellos que han superado satisfactoriamente todos los tests, se encapsulan. De esta manera se consigue un buen aislamiento térmico y eléctrico y un entorno adecuado para la utilización del circuito integrado en diferentes aplicaciones electrónicas.

Un chip puede contener desde unos cuantos dispositivos (activos o pasivos) hasta varios millones. Desde la invención del circuito integrado en 1958, el número de componentes ha crecido exponencialmente.

Generalmente se hace la siguiente clasificación de los circuitos integrados:

-SSI (small scale of integration) hasta 102 componentes.

-MSI (medium scale of integration) hasta 103 componentes.

-LSI (large scale of integration) hasta 104 componentes.

-VLSI/ ULSI (very/ultra large scale of integration) más de 105 componentes.

13.2            Componentes pasivos en un Circuito Integrado

13.2.1                   Resistencias en un circuito integrado

Para construir una resistencia en un circuito integrado se define una ventana en una capa de óxido térmicamente crecido sobre un substrato de silicio. A continuación se implantan (o se difunden) impurezas del tipo contrario a las ya existentes en la oblea.

Si se considera una resistencia lineal, la conductancia de una lámina delgada de material tipo p y espesor x paralela a la superficie viene dada por

(13.1)

Según esta expresión podemos escribir la conductancia diferencial como

(13.2)

donde W es la anchura de la barra y L su longitud. La conductancia total de toda la región implantada se calcula como

(13.3)

 

Se define la resistencia laminar, :

(13.4)

que se mide en ohmios por cuadrado . Por lo tanto la resistencia de la barra se calcula como

(13.5)

En consecuencia, el valor de la resistencia en un circuito integrado depende por un lado de los parámetros geométricos W y L, y por otro lado del valor de la resistencia laminar, , que depende a su vez del proceso de implantación. Una vez que  es conocida, el valor de la resistencia viene dada por la relación L/W, o por el número de cuadrados de dimensiones W×W que contiene el patrón de la resistencia. Los contactos también introducen una resistencia adicional.

13.2.2                   Capacidades integradas

Los primeros circuitos integrados se diseñaron pensando que los valores prácticos de las capacidades eran imposibles de integrar debido al gran área que necesitarían y por tanto se hacía uso de capacidades externas. Todavía es cierto que las capacidades integradas con valores superiores a unas decenas de picofaradios son muy costosas en términos de área consumida, sin embargo los diseños han cambiado de tal manera que pequeñas capacidades pueden realizar funciones que antes necesitaban valores muy elevados. Un buen ejemplo es la compensación en los amplificadores operacionales. Ahora se utiliza un gran número de capacidades integradas en casi todos los circuitos integrados. La fabricación de estos componentes es diferente dependiendo de si estamos trabajando en tecnología bipolar o MOS.

En tecnología bipolar encontramos dos tipos diferentes. En primer lugar se utilizó el hecho conocido de que una unión pn polarizada en inverso presenta una capacidad de deplexión. No obstante aparecen inconvenientes tales como que la unión debe mantenerse siempre polarizada en inversa, que el valor de la capacidad varía con la tensión aplicada y que para una unión similar a la base-emisor la tensión de ruptura es de sólo 7V. Para la unión base-colector la tensión de ruptura es mayor pero la capacidad por unidad de área es bastante baja.

Por estas razones la capacidad integrada más utilizada en tecnología bipolar es la capacidad MOS.

En la secuencia de fabricación normal se añade un paso adicional en el que se utiliza una máscara para definir una región en la que se crece una delgada lámina de óxido sobre una difusión de emisor y a continuación se realiza una metalización de aluminio sobre el óxido. Queda definida una capacidad entre el aluminio y la difusión de emisor con un valor comprendido entre 0.2 y 0.3 pF/mm2 y una tensión de ruptura de entre 60 y 100V. Esta capacidad es extremadamente lineal y presenta un coeficiente de temperatura muy bajo. Aparece un inconveniente en forma de capacidad parásita inherente a la región de vaciamiento que se forma entre el substrato tipo p y la región epitaxial n. No obstante, es despreciable en la mayoría de los casos.

En tecnología MOS las capacidades juegan un papel más importante que en tecnología bipolar ya que éstas desempeñan muchas funciones que en el caso bipolar desarrollan las resistencias.

Diferentes procesos de fabricación MOS utilizan dos láminas de polisilicio para implementar funciones analógicas. La segunda lámina proporciona una estructura capacitiva eficiente y una línea de interconexión extra. La separación entre láminas es comparable al espesor de óxido de puerta de los transistores MOS.

Se debe tener en cuenta la existencia de capacidades parásitas asociadas a cada una de las láminas de polisilicio. La más grande es la que se forma entre la lámina inferior y el substrato, proporcional al área de la lámina inferior y con un valor típico que ronda entre el 10 y el 30 % de la capacidad total. La capacidad parásita asociada a la lámina superior tiene su origen en la metalización que conecta dicha lámina con el resto del circuito más la capacidad parásita del transistor al cual está conectado. El valor de esta capacidad parásita está comprendido entre 5 y 50 fF.

Otros parámetros importantes de estos componentes son la tolerancia, el coeficiente de tensión y el coeficiente de temperatura. La tolerancia en el valor absoluto de la capacidad es una función del espesor del óxido y se mueve en un rango de entre el 10 y el 30%. Sin embargo dentro del mismo chip, las diferencias entre capacidades se reducen a menos de 1%. Esto se debe al hecho de que las láminas que forman los contactos de la capacidad están constituidas por semiconductores muy dopados en lugar de conductores ideales. La realidad es que se producen variaciones en el potencial superficial de la lámina al aplicar la tensión (fenómeno de poli deplexión) resultando en un ligero cambio en la capacidad con la tensión aplicada.

El transistor MOS en sí mismo se puede utilizar también como una capacidad cuando se polariza en la región triodo; la puerta constituye un contacto y la fuente, el drenador y el canal la otra. Debido a que el substrato no está muy dopado se producen grandes variaciones del potencial al modificar la tensión aplicada y por tanto presenta un coeficiente de tensión muy elevado.


13.3            Tecnología Bipolar

Muchos circuitos con aplicación comercial necesitan aumentar el ancho de banda de manera que puedan trabajar a frecuencias más elevadas. Esta necesidad de operar a mayores velocidades se traduce en una reducción de la anchura de la base para así disminuir el tiempo de tránsito de los portadores y el valor de las capacidades parásitas. La reducción de las dimensiones del dispositivo obliga a que la anchura de las regiones de deplexión dentro de la estructura se reduzca en proporción, por lo que es necesario el uso de menores tensiones de operación y mayores concentraciones de impurezas en las distintas regiones que componen el dispositivo. Para cubrir estas necesidades se ha desarrollado una secuencia de procesos para fabricar transistores bipolares diferente a la que se utilizaría, por ejemplo, en aplicaciones de potencia donde es frecuente la aplicación de grandes tensiones. Como diferencias más destacas con respecto a otro tipo de aplicaciones se puede mencionar el uso de láminas epitaxiales más delgadas y dopadas, oxidaciones selectivas en diferentes regiones para conseguir el aislamiento eléctrico entre regiones en lugar de uniones polarizadas en inverso y el uso del polisilicio como fuente de dopantes para el emisor.

Partiendo de un substrato de silicio tipo p, se comienza con una primera máscara que permite una implantación, obteniéndose una región n+ en el substrato p. A continuación se lleva a cabo el crecimiento epitaxial de una lámina de silicio tipo n con un espesor aproximado de 1micra y alrededor de 0.5 W-cm de resistividad. El resultado se muestra en la siguiente figura,

Figura 13.3.1  Sección transversal de la estructura resultante tras la formación de una lámina enterrada n+ y el crecimiento epitaxial de una lámina tipo n.

El siguiente paso consiste en realizar una oxidación selectiva que permite aislar el transistor de sus vecinos y el contacto de colector del resto del transistor. Antes de crecer una gruesa lámina de óxido, se lleva a cabo un grabado que elimina el silicio de aquellas regiones donde se quiere situar el óxido. Sin este paso previo el óxido resultante presentaría un perfil abultado y poco uniforme que dificultaría o impidiría depositar sobre esas zonas láminas de metal o polisilicio. Por tanto, la eliminación del silicio antes de la oxidación permite conseguir una superficie casi plana después de la oxidación y elimina el problema del posterior recubrimiento con otros materiales. La estructura resultante es la que aparece en la siguiente figura,

Figura 13.3.2  Sección transversal del dispositivo resultante después de realizar un grabado selectivo y la posterior oxidación.

Las zonas oxidadas se extienden hasta alcanzar el substrato p aislando eléctricamente las regiones n crecidas epitaxialmente. El crecimiento de láminas de óxido de grosor mayor que 1 micra requiere tiempos muy largos, por este motivo este método de aislamiento es útil exclusivamente para estructuras muy finas.

A continuación se van a definir los contactos de base y colector comenzando con una implantación de impurezas donadoras en elevada concentración en la región de contacto del colector y una difusión posterior en la lámina enterrada, dando lugar a un camino de baja resistencia hasta el colector. Seguidamente se utiliza una segunda máscara para definir la región de base junto con un implante de impurezas aceptadoras. El resultado final se muestra en la figura,

Figura 13.3.3  Sección transversal del dispositivo resultante después de utilizar una máscara para implantar y difundir impurezas donadoras en la región de colector y usar otra máscara e implantar impurezas aceptadoras en la región de base tipo p.

Un reto fundamental en la fabricación de este tipo de dispositivos es la formación de una base y emisor muy delgados y al mismo tiempo conseguir un camino de baja resistencia para los portadores hasta los contactos. Normalmente se consigue utilizando polisilicio como fuente de impurezas. Se deposita una lámina de polisilicio n+ justamente encima del emisor. Durante los posteriores ciclos térmicos a elevadas temperaturas los dopantes (normalmente arsénico) se difunden desde el polisilicio hacia el interior del silicio cristalino formando una región de emisor muy delgada y muy dopada. Siguiendo a la deposición del polisilicio se realiza un implante de boro que da lugar a una lámina de silicio tipo p+ en todos los puntos de la base excepto justamente bajo el polisilicio ya que éste actúa como una barrera que impide a los átomos de boro alcanzar el substrato. La estructura que se obtiene tras este paso se observa en la figura,

Figura 13.3.4  Sección transversal del dispositivo resultante después de la deposición del polisilicio y usar una máscara para implantar impurezas aceptadoras en la región de base.

El método utilizado para formar contactos de baja resistencia en la base se denomina estructura auto-alineada porque el alineamiento de la región de base con el emisor se produce automáticamente. Un proceso similar se utiliza también en tecnología MOS como se verá en el apartado correspondiente. La estructura que se obtiene después de la metalización se muestra en la siguiente figura,

Figura 13.3.5  Sección transversal del dispositivo final resultante. Los contactos de base y colector pueden solaparse con los óxidos permitiendo una reducción de sus dimensiones. El contacto de emisor se realizaría en una extensión del polisilicio mostrado en la figura.

Puesto que las zonas de aislamiento están compuestas de SiO2, las ventanas de metalización pueden solaparse con ellas. Esto reduce considerablemente las dimensiones mínimas que se pueden conseguir en las regiones de base y colector. Todas las superficies de silicio y polisilicio se cubren con un siliciuro metálico para reducir las resistencias de contacto. En dispositivos de dimensiones reducidas el contacto de emisor se realiza extendiendo el polisilicio fuera del área activa del dispositivo y formando el contacto metálico con el polisilicio allí. No obstante, esta solución añade una resistencia serie de emisor. Los circuitos integrados fabricados con una secuencia de procesos similar a la que acabamos de describir producen transistores bipolares con valores de fT superiores a 10 GHz que es muy superior a los valores típicos de 500 MHz que se consiguen en los procesos diseñados para soportar elevadas tensiones.


13.4            Tecnología NMOS

En la actualidad los transistores MOS son los más utilizados en circuitos VLSI ya que pueden ser escalados a dimensiones más pequeñas que el resto de dispositivos. La tecnología MOS puede dividirse en tecnología NMOS que produce transistores canal n, y tecnología CMOS compuesta por transistores canal n y canal p sobre el mismo substrato. Las dos tecnologías son importantes puesto que la tecnología NMOS es más simple que la tecnología bipolar (involucra menos pasos de proceso) mientras que la tecnología CMOS proporciona circuitos con muy bajo consumo de potencia. A principio de los 70, la longitud mínima de los transistores MOS era del orden de 7.5 μm y el área total del chip del orden de 6000 mm2. En la actualidad se fabrican transistores con longitud de canal por debajo de 0.1 μm (100nm).

13.4.1                   Proceso de fabricación

El material inicial para la fabricación de transistores NMOS es una oblea de silicio tipo p, ligeramente dopada (~ 1015 cm-3) y orientada, generalmente en la dirección <100>, ya que posee menor densidad de trampas en las interfases que la <111>, lo que proporciona mejores propiedades eléctricas a los dispositivos (mayor movilidad). Se pueden destacar los siguientes puntos:

1.- El primer paso en la fabricación del transistor NMOS es la formación del óxido de aislamiento. El proceso es parecido al utilizado en tecnología bipolar para crecer el óxido que aísla lateralmente a los distintos dispositivos. Una capa de óxido delgado (~500 Å) se crece sobre toda la oblea para proteger al silicio de la capa de nitruro de silicio que se deposita para la oxidación selectiva. A continuación se define el área activa del dispositivo mediante una máscara de fotorresistencia. Seguidamente se implanta a ambos lados de la zona activa el channel-stop. El nitruro no cubierto por la máscara se elimina mediante un proceso de grabado (etching). La oblea se introduce entonces en un horno de oxidación donde sobre las zonas no cubiertas por el nitruro se crece una capa gruesa de óxido (0.5 a 1 μm), que será el responsable del aislamiento eléctrico del dispositivo.

2.- El segundo paso es el crecimiento del óxido de puerta y el ajuste de la tensión umbral. Para ello se elimina toda la capa de nitruro y óxido que cubre la zona activa, y se crece un óxido delgado con un espesor de unos cientos de angstroms. Para ajustar la tensión umbral se implanta el canal con iones de impurezas. En el caso de un transistor en el modo de realce (tensión umbral positiva) se implanta el canal con átomos de boro, hasta que la tensión umbral tenga un valor determinado. Para el caso de transistores canal n de deplexión (tensión umbral negativa) se implanta el canal con átomos de arsénico.

3.- El tercer punto es la formación de la puerta. Para ello se deposita una capa de polisilicio y se dopa fuertemente mediante difusión o implantación de fósforo hasta obtener una resistencia laminar típica de 20 o 30 . Esta resistencia es adecuada para transistores con longitud de canal mayor de 3 μm. Para canales más cortos se utilizan metales refractarios o siliciuros metálicos para reducir la resistencia laminar por debajo de 1 .

4.- El cuarto paso es la formación de la fuente y drenador. El polisilicio que cubre la puerta sirve cómo máscara a la implantación de arsénico para formar la fuente y drenador que estarán autoalineadas con respecto a la puerta. El único solapamiento existente entre puerta y fuente y drenador es debido a la difusión lateral de los iones implantados. Se ha comprobado experimentalmente que usando iones de baja energía es del orden de 50 Å.

5.- El último paso es la metalización. Antes de realizarla, se cubre todo el dispositivo con una capa de óxido dopado con fósforo que por un lado proporciona aislamiento y por otro da a la superficie una topografía suave que evite saltos bruscos y pueda provocar la ruptura de la capa de metalización. El contacto de puerta se realiza normalmente fuera de la zona activa para evitar posibles daños del óxido delgado de puerta en el proceso de fabricación

En la fabricación del transistor NMOS, hay seis procesos de formación de láminas delgadas, cuatro operaciones litográficas, tres implantaciones iónicas, y cuatro operaciones de grabado.

Como ejemplo, la siguiente figura muestra la sección transversal de transistor NMOS una vez finalizada la secuencia de procesos.

Figura 13.4.1  Sección transversal de un transistor NMOS.


13.5            Tecnología CMOS

En un inversor CMOS ideal no hay disipación de potencia en reposo ya que ninguno de los dispositivos conduce. Éstos lo hacen únicamente cuando se produce la transición entre estados, por lo que únicamente en régimen dinámico es cuando se produce disipación de potencia. Esto hace que la potencia media disipada por el inversor CMOS sea muy pequeña (del orden de nanowatios). Cuando el número de componentes por chip aumenta, la disipación de potencia se convierte en uno de los principales agentes limitadores (más que el espacio) del número de dispositivos que pueden integrarse. Por esta razón es muy utilizada la tecnología CMOS (aunque un inversor CMOS ocupe más espacio que un inversor NMOS).

Asociado con todos los circuitos CMOS aparece un problema inherente denominado latchup. Este problema está relacionado con la aparición de transistores bipolares parásitos. Puede formarse un transistor npn con la difusión n+ de fuente o drenador cómo emisor, el pozo p como base y el pozo n cómo colector. De la misma forma puede observarse la formación de un transistor pnp con la difusión p+ de fuente o drenador como emisor y con los pozos n y p cómo base y colector respectivamente. Los dos transistores bipolares parásitos pueden acoplarse y actuar como un tiristor. En condiciones normales de operación, todas las uniones pn están polarizadas en inverso. Sin embargo, si por algún motivo los dos transistores bipolares entran en la región activa, el dispositivo posee una gran realimentación positiva (si el producto de las betas es mayor que la unidad) de manera que los transistores conducen produciéndose la ruptura del transistor MOS.

Para que ocurra el latchup, una de las uniones debe estar polarizada en directo fluyendo corriente a través de los transistores. Esta corriente puede proceder de una gran multitud de causas, como por ejemplo la aplicación de una tensión a una de las entradas superior a la de alimentación.

Para evitar el latchup se debe reducir la ganancia de corriente de los dispositivos parásitos. Una forma de conseguirlo es utilizar dopado de oro o irradiación de neutrones para reducir la vida media de los portadores minoritarios. Sin embargo este procedimiento es difícil de controlar. Un procedimiento más efectivo es usar el aislamiento de trinchera (trench isolation). En este caso los transistores bipolares quedan físicamente aislados y por lo tanto se elimina el latchup.

La tecnología CMOS tiene que proporcionar transistores canal n y transistores canal p sobre la misma oblea. Ahora bien, el substrato de un transistor NMOS es tipo p, mientras que el de PMOS es tipo n. El principal inconveniente a salvar por la tecnología CMOS es el de proporcionar los dos tipos de substrato. Este problema se resuelve fabricando por implantación o difusión en el substrato de la oblea (que será tipo n o tipo p) un pozo de conductividad contraria al del substrato. Para ello hay que añadir una concentración de dopante mayor que la existente en el substrato. Si el substrato es tipo n, hay que añadir una concentración de aceptadores en la región del pozo NA >ND para que el pozo tenga conductividad tipo p. Debido a la alta concentración de impurezas que hay que añadir en el pozo, la movilidad del canal quedará degradada ya que ésta depende de la concentración total de dopantes (ND +NA). Para evitar este problema, se utiliza un substrato muy poco dopado, y se realizan dos pozos, cada uno de ellos con un tipo de conductividad. En este caso como no es necesaria la compensación de dopantes, la movilidad será mayor.

Dependiendo de la selección inicial (sustrato) el proceso de fabricación CMOS se puede catalogar como procesos de pozo n, pozo p o pozo gemelo. Este último es más complejo pero el más flexible en la optimización de los dispositivos de canal n y p. Se ha elegido un proceso CMOS de pozo n para mostrarlo aquí, ya que se puede extender fácilmente al caso de tecnología BiCMOS. A lo largo de la explicación se mostrará con figuras la evolución de la estructura hasta llegar al inversor CMOS.

Se necesitan un mínimo de 7 máscaras para completar los dispositivos, no obstante, en la mayor parte de los procesos CMOS se necesitan máscaras adicionales como por ejemplo una segunda capa de polisilicio para la fabricación de capacidades y también en el caso de varios niveles de interconexiones metálicas para conseguir una alta densidad de integración. La inclusión de estos procesos aumentaría el número total de máscaras a más de diez.

Figura 13.5.1  Máscara 1, difusión de pozo n.

El proceso se inicia con la difusión del pozo n. El pozo n es necesario siempre que se fabriquen transistores MOS de canal p. Se crece una gruesa capa de dióxido de silicio sobre aquellas regiones que se quieren proteger de la difusión de fósforo. Por lo general se emplea fósforo en las difusiones profundas dado que tiene un alto coeficiente de difusión y, en consecuencia, puede difundirse más rápidamente en el sustrato de lo que podría hacerlo el arsénico.

Figura 13.5.2  Utilización de la técnica LOCOS para el crecimiento del óxido. Las zonas cubiertas con Si3N4 definen la región activa de los dispositivos.

El segundo paso es definir una región activa (región donde se localizan los transistores) mediante una técnica llamada oxidación local (LOCOS). Se deposita una capa de nitruro de silicio (Si3N4) sobre el pozo n y otra sobre el pozo p. Las regiones cubiertas por el nitruro no se oxidarán de modo que después de un tiempo prolongado de oxidación húmeda aparece un óxido de campo grueso en las regiones situadas entre los transistores. Este óxido grueso es necesario para aislar transistores. También permite que las líneas de interconexión se tracen en la parte superior sin que se formen inadvertidamente canales de conducción en la superficie del silicio.

Figura 13.5.3  Resultado de aplicar el proceso de oxidación local LOCOS. Los óxidos gruesos sirven para aislar eléctricamente los dispositivos.

El siguiente paso es la formación de la puerta de polisilicio. Este es uno de los puntos críticos del proceso CMOS. La delgada capa de óxido en la región activa se elimina primero usando un grabado húmedo, seguido por el crecimiento de un óxido muy delgado y de gran calidad en la puerta. De manera rutinaria en los procesos actuales de 0.18 y 0.25 micras se hace uso de grosores de óxido de sólo 100Å. Se deposita una capa de polisilicio generalmente dopado con arsénico (poly tipo n). La fotolitografía es muy exigente en este paso puesto que se requiere una resolución muy fina para conseguir reducir al máximo la longitud de canal del transistor MOS. Esta distancia está representada por el tamaño de la franja más estrecha de polisilicio que se pueda definir.

Figura 13.5.4  Formación de las puertas de polisilicio.

La puerta de polisilicio es una estructura que se alinea por si sola y se prefiere sobre al uso de puertas metálicas. Se emplea un implante de arsénico en elevadas dosis para formar las regiones de fuente y drenador n+ de los MOSFETs canal n. El contacto de polisilicio también actúa como barrera para este implante para proteger la región del canal. Se puede usar una capa de material fotorresistente para impedir que las impurezas de As alcancen el transistor de canal p. El óxido de campo de elevado grosor detiene el implante e impide que se formen regiones n+ fuera de las regiones activas.

Figura 13.5.5  Implantación de As para formar regiones de fuente y drenador en el transistor MOS de canal n.

Se puede realizar un proceso similar de fotolitografía para proteger los MOSFET n durante el implante de boro cuando se definen los contactos de fuente y drenador en los MOSFET canal p. Nótese que en ambos casos la separación entre las difusiones de fuente y drenador definida como longitud de canal, viene dada sólo por la mascara de puerta de polisilicio, de ahí la propiedad de autoalineamiento.

Figura 13.5.6  Implantación de boro para formar regiones de fuente y drenador en el transistor MOS de canal p.

Antes de que se abran los huecos para realizar los contactos, se deposita en toda la estructura una gruesa capa de óxido mediante un proceso denominado Chemical Vapor Deposition (CVD). Se emplea una fotomáscara para definir la abertura de ventana de los contactos seguida por un grabado de óxido húmedo o en seco.

Figura 13.5.7  Deposición de una gruesa capa de óxido mediante CVD. Abertura de las ventanas donde se realizan los contactos a los diferentes terminales de los transistores.

A continuación se vaporiza o metaliza por bombardeo iónico una delgada capa de aluminio sobre la oblea. Se emplea un paso final de enmascaramiento y grabado para formar la interconexión. El paso final antes del empaquetamiento y conexión es la pasivación de la superficie mediante un tratamiento con soluciones ácidas para eliminar partículas y residuos. Por lo general se deposita una gruesa capa de óxido mediante CVD o cristal pirex sobre la oblea que actúa como protección.

Figura 13.5.8  Metalización para formar los contactos de fuente/drenador en los transistores p y n.


13.6            Tecnología SOI

El silicio sobre aislante (SOI) es un nuevo material para la fabricación de chips que reemplaza a las obleas tradicionales de silicio. Este substrato está compuesto de tres capas diferenciadas. Primero una delgada lámina de silicio que puede ir desde unos pocos nanometros hasta varias micras. A continuación una capa de aislante, normalmente óxido de silicio con un grosor variable y finalmente la lámina más gruesa de silicio que actúa como material que da soporte mecánico a toda la estructura. Los dispositivos se fabrican en la capa superficial de silicio. Cada transistor se encuentra aislado del resto gracias al óxido enterrado. Esta característica permite evitar el fenómeno de latchup y fabricar más transistores por cm2. Además se ha demostrado una importante mejora en sus prestaciones ya que pueden trabajar a menores tensiones, aumentar la velocidad de conmutación y son menos vulnerables al efecto de las partículas cósmicas y efectos de canal corto (SCE). Todas estas mejoras se consiguen sin necesidad de alterar los procesos que tradicionalmente se han seguido en tecnología CMOS. El cambio fundamental se produce en el punto de partida ya que las obleas son completamente diferentes. Se han desarrollado muchas técnicas para conseguir una lámina muy delgada de silicio sobre aislante con buenas propiedades (espesor uniforme en toda la superficie, baja densidad de defectos en el volumen y en las interfases, etc). En sus inicios se realizaba un crecimiento epitaxial de silicio sobre una oblea cubierta de aislante (técnicas homoepitaxial y heteroepitaxial). Otras técnicas se basaban en la cristalización de una lámina delgada de silicio previamente fundida (recristalización láser o por haces de electrones). Posteriormente se utilizó una implantación de oxigeno sobre silicio para crear el óxido enterrado (SIMOX). No obstante, estos procedimientos no proporcionaban regiones activas de calidad comparable a las obleas de silicio puro y además los costos seguían siendo elevados ya que la producción y la demanda seguían siendo bajos. Hoy en día se utilizan técnicas de wafer bonding, pegado de obleas, que proporcionan muy buenos resultados ya que mejoran la calidad al tiempo que reducen costes. Son precisamente estos procesos de fabricación de obleas los que van a ser comentados a continuación. Partiendo del substrato de SOI la secuencia de fabricación de transistores es similar a lo que hemos comentado para tecnología CMOS.

13.6.1                   ELTRAN, Epitaxial Layer Transfer

El silicio poroso se forma mediante una reacción electroquímica cuando el silicio constituye el ánodo de una celda electrolítica con ácido fluorhídrico (HF) como electrolito. Esta técnica utiliza el hecho de que el silicio poroso es mecánicamente débil pero mantiene la estructura cristalina del substrato en el que se formó. Mediante un recocido a elevadas temperaturas en ambiente de hidrógeno se sellan los poros en la superficie de la oblea. Sobre este silicio poroso sellado se crece epitaxialmente una lámina de silicio y a continuación un óxido térmico. En este punto la oblea se une con otra que actuará como soporte mecánico. Puesto que el silicio poroso es mecánicamente frágil puede romperse con facilidad con, por ejemplo, un chorro de agua a presión. Una mejora posterior ha sido el uso de dos láminas de silicio poroso con diferente morfología. Puesto que se produce una tensión muy fuerte en la interfase entre las dos láminas, el chorro de agua produce un corte limpio entre estas dos interfases disminuyendo la rugosidad en la superficie. El silicio poroso que permanece en la superficie de la oblea se elimina y nos encontramos con la superficie del silicio sobre aislante (SOI) que nuevamente se somete a un proceso de recocido a 1100ºC en un ambiente rico en hidrogeno. La oblea sobrante se puede reutilizar nuevamente con el consiguiente ahorro de costes. La tecnología ELTRAN se ha empleado con éxito en obleas de 300mm (12 in) y se han conseguido espesores de silicio inferiores a 30nm con una calidad comparable a otras más gruesas.

Figura 13.6.1  Representación de la secuencia ELTRAN para la fabricación de obleas SOI.

13.6.2                   Smart Cut

Al implantar iones de hidrógeno en una dosis superior a 5´1016cm-2 se producen microcavidades en la red de silicio. Si esa oblea implantada se calienta a temperaturas entre 400 y 500 ºC los átomos de hidrógeno pasan a formar moléculas H2 haciendo que la presión aumente hasta un punto de fractura. Para una dosis implantada superior a 1017cm-2 se forman pequeñas burbujas en la zona implantada incluso sin el tratamiento térmico. La versión comercial del proceso que se acaba de comentar se denomina Smart Cut y se desarrolló en el CEA-Leti de Grenoble (Francia). Esta tecnología la comercializa la empresa SOITEC y la primera familia de obleas se denominó UNIBOND.

La secuencia del proceso necesario para conseguir obleas SOI mediante el proceso Smart Cut es la siguiente. La oblea inicial se oxida con el espesor deseado. Este óxido se convertirá posteriormente en el óxido enterrado de los dispositivos resultantes. El siguiente paso es la implantación de hidrógeno a través del óxido en una dosis superior a 5´1016cm-2. Después de la implantación la oblea soporte y la oblea semilla se limpian cuidadosamente para eliminar cualquier partícula o contaminante y hacer las dos superficies hidrofílicas. Las dos obleas se alinean y funden para formar un único cuerpo. A continuación estas obleas se introducen en un horno calentado en un rango de temperaturas de entre 400 y 600ºC que produce la separación entre obleas a lo largo del implante de hidrógeno que es la zona más frágil mecánicamente. La superficie de las obleas resultantes presenta una rugosidad de unos pocos nanometros. Un proceso posterior de pulido consigue la misma rugosidad superficial que una oblea de silicio convencional. La oblea semilla puede reutilizarse de nuevo reduciendo el costo final de la oblea SOI. Esta oblea semilla es la que proporciona la lámina de silicio y por este motivo debe ser de gran calidad mientras que la segunda oblea actúa únicamente como soporte mecánico por lo que no se necesita gran calidad. El hecho de definir el espesor de lámina de silicio mediante la energía de implantación permite un control mucho más preciso del que es posible conseguir con cualquier proceso mecánico o químico. El espesor del óxido y/o de la lámina enterrada pueden ajustarse en el proceso Smart Cut eligiendo la energía de implante y el tiempo de oxidación. El espesor de la lámina de silicio se mueve en el rango de 5nm a 1.5mm y el espesor del óxido puede ser tan delgado como 2nm. Actualmente se utilizan nuevas técnicas para mejorar los resultados, por ejemplo el uso combinado de hidrógeno y helio se ha demostrado más eficaz en la separación de las obleas.

Figura 13.6.2  Secuencia de pasos seguida para fabricar obleas SOI siguiendo la técnica SmartCut.


13.7            Tecnología BiCMOS

Para conseguir una elevada tensión de ruptura en la unión base colector de un transistor bipolar es necesario utilizar una lámina epitaxial muy gruesa (17mm de material con 5W-cm para 36V). Si se permiten tensiones de ruptura mucho más bajas (por ejemplo 7V si se trabaja con tensiones de alimentación de 5V) entonces se puede utilizar un dopado elevado en el colector (del orden de 0.5W-cm). En este caso es posible aislar lateralmente los diferentes dispositivos fabricados siguiendo la tecnología bipolar mediante capas de óxido gracias a la técnica LOCOS. Esto tiene la gran ventaja de reducir enormemente la capacidad parásita existente entre colector y substrato porque las regiones muy dopadas próximas a la superficie ahora se sustituyen por las capacidades mucho menores de los óxidos de aislamiento. Además, los dispositivos se pueden empaquetar con mayor densidad dentro del chip y la tecnología de fabricación bipolar y CMOS comienzan a parecerse mucho.

La utilización conjunta de transistores bipolares y CMOS es atractiva desde el punto de vista del diseño digital puesto que la alta capacidad de conducción de corriente del transistor bipolar facilita el manejo de grandes capacidades de carga con tiempos de carga y descarga pequeños. Desde el punto de vista del diseño analógico también es interesante el poder disponer en un mismo circuito de transistores de los dos tipos (altas impedancias de entrada de los transistores MOS y alta ganancia de corriente de los transistores bipolares).

El proceso comienza con el enmascaramiento y la implantación de iones de antimonio para la formación de capas enterradas n+ dentro del substrato tipo p, en las zonas donde se vaya a realizar el transistor bipolar npn o el transistor PMOS. Una segunda implantación de boro se realiza para formar el pozo donde se fabricará el dispositivo NMOS. Se crea una capa epitaxial de 1 μm de espesor para formar los colectores de los transistores bipolares y el canal del transistor PMOS. A continuación se crecen las capas de óxido de campo que sirven para aislar a los diferentes dispositivos. Finalmente se realiza una serie de implantaciones para formar las regiones de base y emisor en los transistores bipolares y de drenador y fuente en los transistores MOS. Durante esta secuencia se crece el óxido de puerta, se crecen las puertas de polisilicio y se ajusta la tensión umbral de los transistores mediante implantación. Posteriormente se depositan las diferentes capas de metalización. El resultado puede observarse en la siguiente figura,

Figura 13.7.1  Deposición de una gruesa capa de óxido mediante CVD. Abertura de las ventanas donde se realizan los contactos a los diferentes terminales de los transistores.


13.8            Tecnología MESFET

Avances recientes en el procesamiento tecnológico del arseniuro de galio han hecho posible una tecnología de circuitos integrados en arseniuro de galio similar a la del silicio.

El arseniuro de galio tiene tres ventajas fundamentales sobre el silicio:

1.- Mayor movilidad de los electrones, lo que se traduce en una menor resistencia serie para una geometría dada, y mayores niveles de corriente.

2.- Mayor velocidad de deriva para un valor aplicado de campo eléctrico, lo que mejora la velocidad de respuesta del dispositivo.

3.- Pueden crecerse capas de arseniuro de galio semiaislante, lo que proporciona la posibilidad de substratos cristalinos aislantes.

Sin embargo, el arseniuro de galio posee también tres inconvenientes importantes frente al silicio:

1.- Vida media de minoritarios muy corta.

2.- Ausencia de un óxido estable y de buena calidad.

3.- Los defectos cristalinos en el arseniuro de galio son muchos órdenes de magnitud mayores que en el caso del silicio.

La escasa vida media de los minoritarios y la ausencia de un óxido estable y de buena calidad ha hecho imposible la fabricación de transistores MOS en arseniuro de galio.

Por lo tanto, la tecnología del arseniuro de galio se ha basado principalmente en los transistores MESFET en la que los portadores mayoritarios son transportados a través de contactos metal semiconductor.

El material inicial para la construcción de un circuito integrado en arseniuro de galio es un substrato semi-aislante de GaAs. Sobre él se crece una lámina buffer de GaAs muy puro antes de la deposición de lo que será la lámina activa en si misma. De esta forma se consigue una importante mejora en la movilidad de los portadores al reducir la densidad de defectos en la interfase de la región activa. Encima de la lámina activa se crece otra lámina de GaAs muy dopado con objeto de reducir el valor de la resistencia de acceso. Esta lámina se elimina de la región que queda bajo la puerta mediante un ataque selectivo. Los métodos más frecuentes para conseguir estas láminas de material son la epitaxia en fase de vapor y la epitaxia por haces moleculares.

La fabricación de MESFETs requiere de cuatro pasos básicos: aislamiento, contactos óhmicos, contactos Schottky y finalmente pasivación y metalización. Cada uno de estos pasos involucra áreas localizadas de la pieza semiconductora que se definen mediante fotolitografía convencional o litografía por haces de electrones. Las técnicas de fotolitografía o MBE se explican con detalle en capítulos previos.

El propósito esencial del aislamiento es restringir el área eléctricamente activa de toda la lámina de GaAs a las regiones activas de cada uno de los dispositivos fabricados. La técnica más empleada para los dispositivos discretos se denomina aislamiento en meseta. En esta técnica la región activa del dispositivo se protege con un material fotorresistente y se ataca el resto del material que no ha sido previamente protegido. Normalmente para este propósito se utiliza un ataque químico. El inconveniente principal de esta técnica es que el relieve de la estructura resultante produce graves dificultades para su posterior recubrimiento con contactos metálicos, máscaras u otros materiales. Otro método de conseguir el aislamiento es mediante una implantación iónica. En un caso se implantan iones en las regiones no activas del dispositivo sin un posterior recocido. Puesto que la implantación produce graves daños en la red, la región implantada se convierte en aislante. En el caso de implantación selectiva, que se utiliza a menudo en la fabricación de circuitos integrados, el área activa se forma implantando iones en la región activa de cada dispositivo y posteriormente desarrollando un recocido para su activación. La principal ventaja de estas dos técnicas es que conserva la planaridad de la estructura resultante.

·         Contactos óhmicos

Los contactos óhmicos de fuente y drenador de un MESFET de GaAs deberían tener una característica I-V lineal con una resistencia de contacto mínima. El método más usado para conseguir un buen contacto óhmico es depositar una lámina de AuGeNi por evaporación y entonces formar una aleación con el GaAs. De hecho la formación de contactos óhmicos sobre GaAs es un proceso muy complejo que aún hoy no se comprende completamente. Para contactos óhmicos planos en MESFETs la transición entre el material en volumen y el contacto se caracteriza mediante una resistencia de contacto que normalmente es menor que 0.1 Wmm.

·         Barreras Schottky

Debido a la reducción de dimensiones, la formación de la barrera Schottky es el paso crítico en la fabricación de MESFETs. El método más utilizado en la fabricación de barreras Schottky es depositar aluminio o una aleación de AuPtAu sobre la zona deseada. Como resultado se obtiene una característica I-V que, en condiciones de polarización directa, responde a la siguiente expresión

(13.6)

donde A* es la constante de Richardson, S el área, Vb la altura de la barrera, n el factor de idealidad y VGS la tensión de puerta. Normalmente Vb es aproximadamente 0.8 y n 1.1. La puerta también se caracteriza por la resistencia de metalización que es un factor que puede limitar el comportamiento del dispositivo.

·         Formación de dieléctricos: Interconexiones

Los pasos finales en la fabricación de un MESFET son la formación del dieléctrico y la interconexión. El propósito de la lámina dieléctrica es proteger la superficie de posibles ataques químicos o mecánicos. Estas láminas generalmente se forman mediante una deposición asistida por plasma o sputtering. El dieléctrico más utilizado sobre GaAs es el nitruro de silicio (Si3N4). En el caso de circuitos integrados, las láminas dieléctricas también se utilizan como aislante entre dos niveles de metalización.

El problema de interconexión es importante en MESFETs de potencia y en circuitos integrados cuando se necesita aumentar la anchura total de la puerta. Son dos las técnicas más empleadas para realizar las interconexiones. La primera se conoce como puentes sobre aire que se fabrican depositando el metal sobre una lámina gruesa del semiconductor que posteriormente se elimina. El segundo método consiste en un ataque químico a una lámina de GaAs previamente adelgazada. De esta forma se consigue una importante reducción de las capacidades e inductancias parásitas que mejoran el comportamiento del dispositivo.

Figura 13.8.1  Imagen de un transistor MESFET que utiliza aislamiento de tipo meseta.


 

Rectángulo redondeado: RESUMEN

En este capítulo se ha estudiado la tecnología de fabricación de circuitos integrados. Se ha tratado de explicar brevemente la secuencia de procesos necesarios para fabricar un dispositivo en cada una de las tecnologías seleccionadas basándonos en las explicaciones de capítulos previos dedicados al estudio de la oxidación, difusión, implantación iónica, litografía, etc.

Se ha hecho un recorrido por las diferentes tecnologías que históricamente han jugado un papel importante. Algunas como la bipolar y NMOS se encuentran en un claro declive ya que sus años de apogeo pasaron y han sido sustituidas por la CMOS que actualmente domina el mercado con claridad. Para algunas aplicaciones específicas podemos encontrar la BiCMOS. Muy importante en nuestros días es el silicio sobre aislante (SOI) que está conquistando rápidamente una importante cuota de mercado debido a las ventajas que le confiere el aislante enterrado. Existe la posibilidad de fabricar dispositivos con materiales diferentes al silicio como por ejemplo el GaAs, AlGaAs, InP, etc. Sin embargo todos ellos ocupan nichos de mercado muy restringidos a aplicaciones específicas (comunicaciones aerospaciales o militares fundamentalmente). Nunca han tenido éxito debido a sus elevados costes y a la constante mejora de la tecnología de silicio que sigue inexorable la Ley de Moore.

Por supuesto existen variantes a los procedimientos aquí mostrados ya que por ejemplo no sería lo mismo fabricar un dispositivo de potencia que otro diseñado para actuar a frecuencias elevadas. No obstante, conocidos los procesos básicos la alteración de la secuencia no implica una mayor dificultad conceptual.


 

REFERENCIAS

 

[[1]] S. Wolf. Silicon Processing for the VLSI Era, Volume 4. Lattice Press, 2002.

[2] Gray, Hurst, Lewis and Meyer. Analysis and Design of Analog Integrated Circuits. John Wiley and Sons, 4th Edition, 2001.

[3] A.S. Sedra and K.C. Smith. Microelectronic Circuits. Oxford University Press, New York, 1998, p. 139.

[4] G. K. Celler, S. Cristoloveanu, “Frontiers of silicon-on insulator”; J. Appl. Phys., vol. 93, no.9, pp. 4955-4978, 2003.

[5] http://www.soitec.com

[6] http://www.sigen.com (Technology; Technical References)

[7] http://www.canon.com/technology/detail/device/soi